云南开放大学数字电路及逻辑设计第1次离线作业

云南开放大学数字电路及逻辑设计第4次离线作业云南开放大学数字电路及逻辑设计第3次离线作业云南开放大学数字电路及逻辑设计第2次离线作业云南开放大学数字电路及逻辑设计第1次离线作业

1.VHDL是什么？
2.一个完整的VHDL描述主要由哪几部分构成？哪两部分是必不可少的？
3.分析下面VHDL程序的功能，写出逻辑函数表达式，画出逻辑图。
library ieee;
use ieee.std_logic_1164.all;
entity example is
port(a,b,c,d: in std_logic;
e: out std_logic);
end example;
architecture AA1 of example is
signal tmp : std_logic;
begin
e<=(a and b) or tmp;
tmp<=c xor d;
end AA1;